VLSI의 CMOS 래치 업 문제 이해

VDD에서 접지로 전류 흐름을 유지하는 피드백 루프로 인해 CMOS 래치업이 발생하여 칩 고장을 일으킵니다.

### VLSI 제조의 CMOS 래치업 문제 이해
CMOS 래치업 문제는 칩 내부에 기생 소자가 형성되는 VLSI 제조의 근본적인 문제입니다. 이는 의도하지 않은 npn 및 pnp 트랜지스터 생성으로 인해 발생하며 원치 않는 동작으로 이어집니다. 이 문제는 두 개의 트랜지스터를 사용하여 모델링하여 CMOS 레이아웃 및 기능에 미치는 영향을 보여줍니다.

### NPN 및 PNP 트랜지스터를 사용한 트랜지스터 작동 모델링
이 회로는 PNP 트랜지스터의 베이스에 연결된 NPN 트랜지스터와 PNP의 컬렉터로 구성됩니다. 이 트랜지스터는 전압 오버슈트와 같은 작동 중 동작을 이해하기 위한 모델링 목적으로 사용됩니다. 오버슈트의 경우 PMOS 및 NMOS 트랜지스터의 단자가 PNP 트랜지스터의 이미터에 연결되어 있어 오버슈트가 회로에 미치는 영향을 더 잘 이해할 수 있습니다.

### 트랜지스터의 작동 이해
기생 소자는 VDD에서 접지까지 경로를 생성하지만 전류 흐름을 방지하기 위해 역방향 바이어스됩니다. 입력 또는 출력이 VDD를 초과하면 순방향 바이어스가 생성되어 PMOS가 켜지고 VDD에서 접지까지 완전한 경로가 생성되어 전원 접지 단락 및 고장을 일으킬 수 있습니다. 입력 또는 출력이 접지보다 낮으면 기생 NPN 트랜지스터가 켜져 잠재적인 고장을 일으킬 수 있습니다.

### 트랜지스터의 CMOS 래치업 이해
CMOS 래치업은 입력 또는 출력 전압이 전원 공급 레일을 초과할 때 발생하며, NPN과 PNP 트랜지스터 사이에 피드백 루프가 발생합니다. 이 피드백 루프는 래치업 상태가 초기 전압 교란과 무관하게 자체적으로 유지될 수 있도록 합니다. "래치업"이라는 이름은 초기 교란이 제거된 후에도 이 피드백 루프의 자립적 특성에서 유래했습니다.

### 시청자 참여도를 높이기 위한 전략
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### CMOS 래치업 이해: 현상과 모델링
* 🔌  CMOS 래치업은 기생 소자의 형성으로 인해 표준 셀 내에서 발생하는 중요한 문제로, VDD에서 접지로의 단락으로 이어집니다.
* 📊  이 현상은 입력 또는 출력 장애가 어떻게 지속적인 피드백 루프와 자체 지속 래치업으로 이어질 수 있는지 보여주는 CMOS 내부의 NPN 및 PNP 트랜지스터 모델링을 통해 시연됩니다.
* 📏  'CMOS 래치업'이라는 이름은 초기 장애가 제거된 후에도 지속되는 자체 지속 피드백 루프가 단락을 일으킬 수 있기 때문에 붙여진 이름입니다.
* 🔍  이 동영상은 CMOS 래치업에 대한 명확한 설명을 제공하고 시청자가 질문을 하도록 유도하여 향후 동영상에서 더 많은 개념을 다룰 것을 약속합니다.

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PD Lec 39 - CMOS Latch Up | VLSI | Physical Design

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